Cadence SPB 16.2有助於縮減封裝大小與設計時間
- 上線日期：2008/8/31 上午 12:00:00
- 資料來源：Cadence益華電腦科技股份有限公司http://www.cadence.com.tw/post/company_view.php?lists=353&gets=
Cadence益華電腦發表 SPB 16.2，將重點主軸放在現行與未來晶片封裝的設計挑戰。最新16.2版本提供進階 IC 封裝/系統級封裝 (System-in-Package，SiP) 微型化、設計周期的縮短、DFM(可製造性設計) 導向的設計功能，以及建立全新電源完整性(power integrity)模型解決方案。這些新功能可以大幅提升從事單一和多重晶粒(die)封裝/系統級封裝的數位、類比、RF 與混合訊號 IC 封裝設計人員的生產力。
設計團隊可以預期到縮減封裝尺寸後整體品質的提升，藉由導入設計規範和限制條件(rules and constraint-driven)自動化功能，解決高密度互連 (high-density interconnect，HDI) 基版(substrate)製造所需的設計方法，而這種方法就是微型化和提升功能密度的關鍵。同時設計初期還能以整個團隊為主要概念來縮短整體設計時間，讓多位設計師同時進行同一個工程設計，因而大幅縮短設計周期，加快上市時間。
由於當今低功耗設計大行其道 (特別是無線和電池供電的設備)，讓高效能封裝電源傳輸網路 (package power delivery network，PDN) 成為電管理主要的關鍵。新的電源完整性技術確保設計人員能夠有效地實現電源傳輸設計的充足性、高效率和穩定性等目標。
經由與生產設備領導廠商 Kulicke & Soffa (K&S)的合作及認可後，Cadence 能夠使用 Kulicke & Soffa (K&S)認證的打線(wirebond) IP 檔案庫實現 DFM 導向的打線構裝設計，以提升良率並減少生產延誤的可能。Cadence SPB 16.2將於今年第四季開始銷售。
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