英特爾專家揭示IC製程微縮所面臨的五大挑戰
- 上線日期：2009/2/16 上午 12:00:00
- 資料來源：電子工程專輯
晶片尺寸在接下來的幾年將持續微縮，不過晶片製造商也面臨許多挑戰。在美國舊金山舉行的國際固態電路會議(ISSCC)上，英特爾(Intel)資深院士、製程架構與整合總監Mark Bohr列出32奈米以下製程節點遭遇的五大障礙/挑戰，也提出了有潛力的解決方案。
1. 微影技術(patterning or lithography)
問題：光學波長微縮的速度跟不上IC尺寸微縮的速度。
目前的解決方案：「解析度增強(Resolution-enhancement)」技術，例如光學鄰近校正(optical-proximity correction)、相移光罩(phase-shift)和浸潤式微影(immersion lithography)等，在32nm節點得到了採用。除了這些增強技術，佈線約束(layout restriction)，例如單向性(unidirectional)、柵格佈線(gridded layout)和約束線(restricted line)，加上空間整合(space combination)等，也不得不逐漸被採用。
未來的解決方案：雙圖案微影(Double-patterning)技術和運算微影(computational lithography)也是用以因應22nm甚至16nm製程的技術選項，直到深紫外光(EUV)微影的光波長縮減與解析度增強表現能達到水準。”
2. 電晶體(transistor options)
問題：由於閘極氧化層漏電(gate oxide leakage)問題，傳統製程微縮早在21世紀初期就遭遇瓶頸。
目前的解決方案：當傳統微縮技術失效時，high-k電介質和金屬閘極等方案，顯著增強了MOSFET的密度、性能和功耗效率，並提供了持續的進展。
未來的解決方案：基板工程學(Substrate engineering)讓晶圓中的P通道遷移率得以增強，但對n通道元件可能無效。多閘極電晶體如FinFET、Tri-Gate和Gate-All-Around元件改善了靜電(electrostatics)，也加深了亞閾值梯度(threshold slopes)，不過可能會遇到寄生電容、電阻問題。
三五族(III-IV)通道材料如Insb、InGaAs和InAs有助於在低作業電壓下提升開關速度，主要是因為遷移率提升，但在實際可行的CMOS解決方案問世前還是有很多挑戰。
3. 導線(interconnect)
問題：需要新的方案來減緩電阻係數(resistivity)和其他問題。
目前的解決方案：現有製程採用銅導線、low-k等技術讓每一代導線縮小0.7倍。
未來的解決方案：3D晶片堆疊和直通矽晶穿孔(through-silicon vias，TVS)等技術，提供了更高的晶片與晶片間導線密度；不過3D晶片堆疊的缺點是增加了採用TSV的製程成本，而由於晶片穿孔，矽晶面積會有所損失，也會遇到電源傳遞與散熱挑戰。
如果能開發出具成本效益的方案，在矽技術中整合光子(photonics)技術，就能用光學導線來克服頻寬瓶頸。在晶片間採用光學導線也許還很遙遠，因為很難配合晶片尺寸來微縮光收發器和導線。
4. 嵌入式記憶體
問題：現今的設計需要優於SRAM的高密度記憶體。
目前的解決方案：傳統的6T SRAM記憶體單元已經應用在處理器等產品中採用。
未來的解決方案：除了傳統的DRAM、eDRAM和快閃記憶體之外，浮體單元(floating-body cell)、相變化(phase-change)記憶體和seek-and-scan probe記憶體，都能提供比6T SRAM更高的位元密度。但在不進行其他折衷的情況下，要在單晶圓邏輯製程上整合新的記憶體製程會比較困難。”
5. 系統整合
問題：僅透過簡單採用更小的電晶體來製造更複雜的系統元件是不夠的。
目前的解決方案：新一代的處理器微縮技術能實現更佳功率效益、電源管理、平行處理、整合週邊電路和SoC特性，產出多核、多功能產品。
未來的解決方案：也許可以參考大自然的一些案例(例如人類的大腦)，來思考在電子世界實現更高度整合的最佳途徑。
(參考原文：Intel lists five challenges for IC scaling ，by Mark LaPedus)
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